TY  - THES
AU  - Carpio Cuenca, Sai
A3  - Garnica Alcázar, Antonio Óscar
PY  - 2024
UR  - https://hdl.handle.net/20.500.14352/110737
AB  - El propósito de este proyecto es desarrollar una red en chip (NoC) que tolere fallos en los enlaces de red, utilizarla como medio de comunicación entre los componentes de un procesador RISC-V e implementar el procesador con la NoC sobre una FPGA. La...
AB  - The purpose of this project is to develop a network on a chip (NoC) that tolerates faults in the links of the net, use it as a way of comunication between the componentsof a RISC-V processor and implement the processor with the NoC on an FPGA. The...
LA  - spa
KW  - SystemVerilog
KW  - Red en Chip
KW  - Enrutamiento adaptable
KW  - RISC-V
KW  - FPGA
KW  - Network on Chip
KW  - Adaptive routing
TI  - Implementación de una red en chip tolerante a fallos en un procesador RISC-V
T2  - Implementation of a fault tolerant network on a chip on a RISC-V processor
M3  - bachelor thesis
ER  -