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T1 Evaluación de arquitecturas basadas en la ISA RISC‐V
T1 Evaluation of architectures based on the RISC-V ISA
A1 Salmador Merino, Carlos Adrián
AB Debido a la creciente relevancia que están adquiriendo diseños hardware basados en arquitecturas que hacen uso de la ISA RISC-V, en este TFG se va a evaluar el núcleo CV32E40P, analizando su arquitectura, pipeline e implementación. Asimismo, van a realizarse simulaciones para comprobar su funcionamiento haciendo uso de instrucciones de la ISA, y se va a realizar la síntesis lógica del núcleo, analizando así datos como el área que ocupa, la potencia consumida y efectuando un análisis de tiempos estáticos. Para llevar a cabo todo esto se utilizarán herramientas como Verilator, GTKWave, Yosys y OpenSTA, presentándolas en conjunto a otras alternativas existentes que permiten la realización del mismo propósito, y a algunas que son complementarias. En adición a esto, también se cubrirá el flujo de diseño llevado a cabo para realizar una implementación ASIC, detallando los pasos que competen a este trabajo dentro de ese flujo. Y por último, se trata la importancia del uso y elección correcta de librerías de celdas estándar, así como información sobreellas.
YR 2025
FD 2025
LK https://hdl.handle.net/20.500.14352/124239
UL https://hdl.handle.net/20.500.14352/124239
LA spa
NO With the growing importance of hardware designs based on architectures using the RISC-V ISA, this final year project (TFG) will focus on evaluating the CV32E40P core, exploring its architecture, pipeline, and implementation. The project will also include simulations to verify its functionality using ISA instructions, along with the logical synthesis of the core to analyze key metrics such as area, power consumption, and static timing performance. To achieve this, tools like Verilator, GTKWave, Yosys, and OpenSTA will be used, alongside other alternatives that serve the same purpose and some that complement them. Additionally, the ASIC design flow required for implementation will be covered, detailing the steps relevant to this project within that process. Finally, the significance of selecting and using standard cell libraries correctly will be discussed, along with key insights into their role in the design process.
DS Docta Complutense
RD 31 dic 2025