TY  - THES
AU  - Lucas Casamayor, Enrique de
A3  - Sánchez-Élez Martín, Marcos
PY  - 2011
UR  - https://hdl.handle.net/20.500.14352/46360
AB  - En el presente trabajo se propone una metodología para sintetizar código en HDL de tal manera que se haga uso de los bloques DSP48E que aparecen en la familia de FPGAs Virtex 5 de Xilinx. Para conseguirlo se modifica el código HDL original para que la...
LA  - spa
KW  - FPGAs
KW  - Compilación Hardware
KW  - DSPs
KW  - Lenguaje de Descripción Hardware (HDL)
KW  - Síntesis de Alto Nivel.FPGAs
KW  - Hardware Compilation
KW  - Hardware Description Language (HDL)
KW  - High Level Synthesis.
TI  - Metodología de síntesis para uso de bloques DSP con HDL sobre FPGAS
M3  - master thesis
ER  -