RT Generic
T1 Gestor de tareas para hardware dinámicamente reconfigurable 2D
A1 Sánchez Delgado, Raquel
AB El proyecto consiste en una simulación de un gestor para tareas que han de ejecutarse en una FPGA. Para manejar el espacio libre disponible para ubicar las tareas dentro de la FPGA, se propone una estructura de datos, llamada Conjunto de Listas de Vértices (VLS); mediante la cuál se puede conocer la cantidad de espacio libre y la forma que tiene este espacio.Si no usáramos esta estructura, habría que recorrer toda la FPGA para saber qué posiciones están ocupadas, y posteriormente considerar qué posiciones son capaces dealojar la tarea, con el coste tan elevado que esto requiere en tiempo y espacio. Si se optara, por utilizar rectángulos para representar el espacio libre, como se propone en[BKKR2000], el coste para gestionarlos es bastante elevado.
YR 2007
FD 2007
LK https://hdl.handle.net/20.500.14352/54513
UL https://hdl.handle.net/20.500.14352/54513
LA spa
NO Master en Investigación en Informática, Facultad de Informática, Departamento de Arquitectura de Computadores y Automática , curso 2006-2007
DS Docta Complutense
RD 9 abr 2025