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Implementación hardware de funciones Hash para criptografía post-cuántica Hardware implementation of Hash functions for post-quantum cryptography Gómez Manchola, Jon Imaña Pascual, José Luis La llegada de ordenadores cuánticos de gran escala comprometerá los esquemas clásicos de clave pública como RSA, DH y ECC. Las propuestas post-cuánticas, por ejemplo, Kyber y Dilithium, dependen de la familia SHA3/SHAKE para generar aleatoriedad interna, convirtiendo al núcleo hash en el cuello de botella de sistemas empotrados y de alto rendimiento. Este trabajo presenta la implementación hardware de las cuatro variantes exigidas por dichos estándares (SHA3-256/512 y SHAKE128/256) orientada a FPGAs Xilinx Artix-7 de gama media. Se han desarrollado nueve arquitecturas de la permutación KECCAK-f[1600] de 24 rondas, desde un núcleo totalmente combinacional hasta un pipeline de cinco etapas que separa los step-mappings θ,ρ,π,χ,ι en 1-1-1-1-1. Bajo idénticas restricciones de síntesis se comparan área, retardo crítico y eficiencia (Gb s−1·Slice−1). La segmentación 3–2 se perfila como la opción con mejor equilibrio entre prestaciones y coste, al mejorar sensiblemente la frecuencia de operación con un impacto mínimo en el área. El análisis temporal corrobora que las fases θ y χ fijan el camino crítico. A partir de esta observación, se formulan recomendaciones para balancear latencia, área y consumo en futuras migraciones a ASIC. The inevitable appearance of large-scale quantum computers will render classical public-key schemes such as RSA, DH and ECC insecure. Post-quantum proposals (e.g. Kyber and Dilithium) rely heavily on the SHA3/SHAKE family to generate internal randomness, making the hash core a performance bottleneck in resource-constrained and high-throughput platforms. This thesis presents a systematic hardware implementation of the four variants required by those standards (SHA3-256/512 and SHAKE128/256) targeting mid-range Xilinx Artix-7 FPGAs. Nine architectures of the underlying 24-round KECCAK-f[1600] permutation were developed, ranging from a fully combinational core to a five-stage pipeline that splits the θ,ρ,π,χ,ι stepmappings as 1-1-1-1-1. Using identical synthesis constraints, we compare area, critical path and efficiency (Gb s−1·Slice−1). The 3–2 segmentation emerges as the option with the best trade-off between performance and cost, significantly boosting the operating frequency while incurring only a minimal area overhead. Timing analysis confirms that the θ and χ steps dictate the critical path. Building on this insight, we outline guidelines for balancing latency, area, and power in future ASIC migrations. 2025-08-27T08:04:23Z 2025-08-27T08:04:23Z 2025 master thesis https://hdl.handle.net/20.500.14352/123425 spa http://creativecommons.org/licenses/by-nc-nd/4.0/ open access Attribution-NonCommercial-NoDerivatives 4.0 International