Person:
Mallasén Quintana, David

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First Name
David
Last Name
Mallasén Quintana
Affiliation
Universidad Complutense de Madrid
Faculty / Institute
Informática
Department
Arquitectura de Computadores y Automática
Area
Arquitectura y Tecnología de Computadores
Identifiers
UCM identifierORCIDScopus Author IDDialnet IDGoogle Scholar ID

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    Publication
    PERCIVAL: Open-source posit RISC-V core with quire capability
    (IEEE Institute of Electrical and Electronics Engineers, 2022-07) Mallasén Quintana, David; Murillo Montero, Raúl; Barrio García, Alberto Antonio del; Botella Juan, Guillermo; Prieto Matías, Manuel
    The posit representation for real numbers is an alternative to the ubiquitous IEEE 754 floating-point standard. In this work, we present PERCIVAL, an application-level posit RISC-V core based on CVA6 that can execute all posit instructions, including the quire fused operations. This solves the obstacle encountered by previous works, which only included partial posit support or which had to emulate posits in software. In addition, Xposit, a RISC-V extension for posit instructions is incorporated into LLVM. Therefore, PERCIVAL is the first work that integrates the complete posit instruction set in hardware. These elements allow for the native execution of posit instructions as well as the standard floating-point ones, further permitting the comparison of these representations. FPGA and ASIC synthesis show the hardware cost of implementing 32-bit posits and highlight the significant overhead of including a quire accumulator. However, results show that the quire enables a more accurate execution of dot products. In general matrix multiplications, the accuracy error is reduced up to 4 orders of magnitude. Furthermore, performance comparisons show that these accuracy improvements do not hinder their execution, as posits run as fast as single-precision floats and exhibit better timing than double-precision floats, thus potentially providing an alternative representation.
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    Técnicas de aceleración para el reconocimiento de piezas de ajedrez
    (2020) Mallasén Quintana, David; Barrio García, Alberto Antonio del; Prieto Matías, Manuel
    La digitalización automática de partidas de ajedrez mediante visión artificial es un reto tecnológico significativo. Es imprescindible tanto para los organizadores de torneos como para jugadores amateurs o profesionales de cara a retransmitir en línea o analizar las partidas mediante motores de ajedrez. En este trabajo primero hemos entrenado y comparado diversas redes neuronales convolucionales para la clasificación de piezas de ajedrez. Posteriormente, hemos acelerado sobre una Nvidia Jetson Nano la detección del tablero y la inferencia de estos modelos, necesarios para una completa digitalización. Conseguimos así un framework funcional que digitaliza automáticamente la configuración de un tablero de ajedrez sobre un sistema empotrado en menos de 5 segundos, con una precisión del 92 % al clasificar las piezas y un 95 % al detectar el tablero.
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    Publication
    SUPERSONIC-V: deSarrollo de entornos virtUales Para dEspliegue de haRdware baSadO eN rIsC-V
    (2023-07-14) del Barrio García, Alberto Antonio; Botella Juan, Guillermo; Piñuel Moreno, Luis; Roa Romero, Carlos; Murillo Montero, Raúl; Mallasén Quintana, David
    Tradicionalmente la docencia en el área de Arquitectura y Tecnología de Computadores durante todo el grado se centra en explicar conceptos relacionados con la construcción de un procesador. No obstante, las prácticas de laboratorio en general no tratan con la implementación de un procesador real. Desde 2010 ha aparecido la ISA open-source RISC-V, la cual permite añadir instrucciones y modificar los cores desarrollados a partir de ésta. Una muestra de esta característica son los 89 cores RISC-V que se encuentran disponibles en la comunidad científica. No obstante, para trabajar con las herramientas que hacen posible modificar la ISA y simular programas, es necesario invertir mucho tiempo en general, con lo que los estudiantes no emplean tanto tiempo en aplicar conceptos arquitectónicos de manera práctica, sino que lo pierden instalando las toolchain RISC-V, simuladores, etc. Por tanto, en este proyecto planteamos el desarrollo de entornos virtuales que contengan las herramientas necesarias para trabajar con la ISA RISC-V, de tal forma que los estudiantes solo tengan que centrarse en las prácticas per sé. Como caso de uso, se presentan una máquina virtual y un docker con todo lo necesario para trabajar con el core CVA6.