Calibration of RISC-V cores in simulation and FPGA environments: evaluation and analysis

Abstract

This work presents the evaluation and calibration of a RISC-V processor core by aligning its behavior in simulation with that observed on a real FPGA implementation. The project focuses on the CVW-Wally core, a 64-bit open-source processor designed for research and educational use. Wally was deployed on a Digilent ArtyA7 FPGA and benchmarked using the PolyBench suite. In parallel, the CVA6 core was also deployed on a Genesys 2 FPGA board.

The gem5 simulation platform was used to model Wally’s in-order microarchitecture. A custom configuration based on MinorCPU was iteratively tuned to reproduce the behavior observed on the FPGA. This process involved configuring memory hierarchies, branch predictors, pipeline widths, functional unit latencies, and more. Performance metrics, including executed instructions and cycles, were collected in both environments to calibrate the simulation model.

Results show that the final gem5 configuration achieves strong alignment with the Wally hardware in terms of CPI and instruction behavior across multiple benchmarks and data types. This validates the simulation model and provides a reliable platform for further architectural exploration.Este trabajo presenta la evaluación y calibración de un núcleo de procesador RISC-V mediante el refinamiento de su comportamiento en simulación con respecto a su ejecución real en una FPGA. El proyecto se centra en el núcleo CVW-Wally, un procesador de 64 bits de código abierto diseñado para investigación y docencia. Wally ha sido sintetizado y volcado en una FPGA Digilent Arty A7 y evaluado mediante el conjunto de benchmarks PolyBench. En paralelo, también se desplegó el núcleo CVA6 en una placa Genesys 2. La plataforma de simulación gem5 se ha utilizado para modelar la microarquitectura en orden de Wally. Se ha desarrollado una configuración personalizada basada en MinorCPU que, iterativamente, se ha ido ajustando para obtener el comportamiento más parecido posible al observado en la FPGA. Este proceso ha implicado la configuración de jerarquías de memoria, predictores de saltos, anchos de pipeline y latencias de unidades funcionales, entre otros parámetros. En ambos entornos, se han recopilado métricas de rendimiento, incluyendo instrucciones ejecutadas y ciclos para calibrar el modelo de simulación. Los resultados muestran que la configuración final de gem5 logra una alineación precisa con el comportamiento del hardware de Wally en términos de CPI y recuento de instrucciones, a lo largo de múltiples benchmarks y tipos de datos. Esto valida el modelo simulado y lo convierte en una herramienta fiable para futuras exploraciones arquitectónicas.