Planificador y asignador de tareas hardware sobre FPGAs

Abstract

Las mejoras tecnológicas alcanzadas para el hardware reconfigurable junto con la demanda de flexibilidad y velocidad de las aplicaciones hacen que los dispositivos reconfigurables en tiempo de ejecución se conviertan en una pieza interesante a la hora de diseñar sistemas de computación. Este proyecto consiste en el desarrollo de un controlador de memoria DDR SDRAM y un planificador que se integrarán en un entorno de ejecución multitarea sobre dispositivos dinámicamente reconfigurables. El área de la FPGA, el dispositivo reconfigurable utilizado, se divide en dos partes. La primera estará destinada a la implementación de todo el sistema y la segunda se denomina área de ejecución. El área de ejecución estará dividida en cuatro particiones de diferente tamaño. Cada una de las particiones podrá ser reconfigurada, en tiempo de ejecución, independientemente del resto del dispositivo mediante la carga de un bitstream, es lo que se conoce como reconfiguración parcial. El planificador decidirá que tarea se ejecutará en cada partición y el momento en que se lanza a ejecución. El algoritmo de planificación busca el máximo aprovechamiento del área de ejecución por lo que sigue una política de mejor ajuste. En caso de que una tarea no se pueda ejecutar en una de las particiones, bien porque tiene mayor tamaño o bien por no cumplir las restricciones temporales, se podrá ejecutar en más de una. El mapa de bits a cargar en cada una de las particiones se encontrará un una memoria DDR SDRAM al que se accederá mediante el controlador diseñado. Todos los resultados se podrán visualizar a través de un monitor. [ABSTRACT] Recent technology improvements on the field of Reconfigurable HW, together with the increasing demands for flexibility and speed coming from the latest user applications make reconfigurable devices an interesting element in the design of the state-of-the-art computing systems. This project consists on the development of a DDR SDRAM memory controller and a HW task-scheduler, and the integration of both modules into a multitasking execution framework targeted for reconfigurable devices. The area of the FPGA, the reconfigurable device, is splitted into two different parts. The first one will contain the implementation of the complete system, while the second one is called “execution area”. The execution area is splitted into four partitions of different sizes. Each of them can be reconfigured at runtime independently from the others by loading a bitstream. This is called partial reconfiguration. The scheduler assigns one or several partitions to each task, and decides also when the task will be executed. The algorithm used to allocate the tasks is “best-fit”, always looking for the best area utilization. In the cases when one partition is not enough to execute a task (by not meeting timing constrains or by being too big in size), more than one partition could be assigned to one single task. The bitmap to be loaded in each partition will be stored into a DDR SDRAM memory, accessed through our custom-designed controller. All the results can be visualized in a standard computer display.