Implementación de una red en chip tolerante a fallos en un procesador RISC-V

Abstract

El propósito de este proyecto es desarrollar una red en chip (NoC) que tolere fallos en los enlaces de red, utilizarla como medio de comunicación entre los componentes de un procesador RISC-V e implementar el procesador con la NoC sobre una FPGA. La idea es proporcionar una infraestructura de comunicación fiable que permita al sistema que lo incorpore seguir operando ante la presencia de daños físicos. Las NoC son infraestructuras de comunicación esenciales en los sistemas embebidos modernos, puesto que permiten la interconexión eficiente y escalable de múltiples componentes en un único chip. Por otro lado, el uso de un procesador libre basado en la arquitectura RISC-V es esencial en este proyecto, ya que su licencia abierta permite acceder al diseño y modificarlo como se desee. Así mismo, las FPGAs, dispositivos de circuitos integrados capaces de ser propgramados y reconfigurados en tiempo de ejecución, posibilitan implementar el diseño fácilmente. Este proyecto es la continuación del trabajo realizado por Davó Laviña (2022) en su TFG Ïmplementación de una red en chip en un procesador RISC-V". Siguiendo su metodología, se han estudiado los nuevos requisitos y se ha modifiado la NoC que David desarrolló acorde a la nueva especifcación. Posteriormente, se han comparado varios procesadores, finalmente eligiendo el núcleo Veer-EL2, anteriormente llamado SWerv-EL2. Haciendo uso de las herramientas Fusesoc y Vivado, se ha modificado y sintetizado el núcleo, incluyendo la NoC como medio de interconexión entre sus módulos. Tanto la red, como el procesador se han escrito en SystemVerilog. Por último, se abordan los desafíos encontrados y se presentan los resultados y conclusiones obtenidos. Así como, las posibles líneas de investigación futura para la continuación de este trabajo.

The purpose of this project is to develop a network on a chip (NoC) that tolerates faults in the links of the net, use it as a way of comunication between the componentsof a RISC-V processor and implement the processor with the NoC on an FPGA. The idea is to provide a reliable communication infrastructure that allows the system incorporating it to continue to operate in the presence of physical damage. NoCs are essential communication infrastructures in modern embedded systems, as they enable efficient and scalable interconnection of multiple components on a single chip. On the other hand, the use of a free processor based on RISC-V architecture is ideal in this project, since its open license allows accessing the design and modifying it as desired. Likewise, FPGAs, integrated circuit devices capable of being propgrammed and reconfigured at runtime, make it possible to implement the design easily. This project is the continuation of the work done by Davó Laviña (2022) in his TFG “NoC implementation of a RISC-V processor”. Following his methodology, the new requirements were studied and the NoC that David developed was modified according to the new specification. Subsequently, several processors have been compared, finally choosing the Veer-EL2 core, formerly called SWerv-EL2. Using the Fusesoc and Vivado tools, the core has been modified and synthesized, including the NoC as a means of interconnection between its modules. Both the network and the processor have been written in SystemVerilog. Finally, the challenges encountered are addressed and the results and conclusions obtained are presented, as well as possible lines of future research for the continuation of this work