Simulador de sistema de memoria de caches adaptativas con PIN

Abstract

El objetivo de nuestro proyecto es implementar un simulador dinámico de caches adaptativas. Con él podemos comprobar la eficacia de las técnicas de hardware adaptativo sobre diversos benchmarks. En primer lugar, se ha implementado un sistema de caches de datos e instrucciones con varios niveles, permitiendo configurar completamente las características de cada nivel. Tras esto, añadimos la posibilidad de adaptar dinámicamente el número de vías en función de la tasa de fallos. Para instrumentar dinámicamente el código hemos utilizado la herramienta Pin desarrollada por Intel. Como era necesario validar los resultados obtenidos, los hemos comparado con los obtenidos por otro simulador de caches, Dinero IV. Las pruebas demuestran que el error entre unos y otros es muy reducido. Por último se llevaron a cabo pruebas para estudiar la eficacia de los mecanismos adaptativos en cache. Los resultados obtenidos demuestran que, sin incrementar significativamente la tasa de fallos, sí se consigue reducir el número de vías de cada nivel. Esto supone una mejora en el consumo energético de la jerarquía de memoria. [ABSTRACT] The goal of our project is to develop an adaptative cache dynamic simulator. We can use it to test the e®ectiveness of adaptative hardware techniques in several benchmarks. First, we have built a shared multilevel cache. It is possible to configure completely each level modifying its configuration file. After that, we add the possibility of dynamically adapt the number of ways according to miss rate. To dynamically instrument code we have used Pin, property of Intel. In the way to validate results, we have compared our memory system with Dinero IV, another cache simulator. The comparative demonstrate results are very close. Finally, tests were carried out to study the effectiveness of adaptative methods applied in caches. Results demonstrate that, without increasing miss rate significantly, it is possible to reduce the average number of ways each level has. This involves an improvement in the power consumption of the memory hierarchy.