Efficient cache replacement policies for Racetrack memories

Abstract

This Final Degree Project explores the design and evaluation of cache replacement policies tailored for Racetrack Memory (RTM), a novel non-volatile memory technology characterized by its high density and low power consumption. The study integrates RTM into the L2 cache of a system simulated using gem5, a cycle-accurate simulator. Multiple classical and custom replacement policies—including LRU, FIFO, BRRIP, MRU, and a proposed shift-aware BRRIP-mod—are implemented and evaluated based on metrics such as total shift count, cache miss rate, and latency. Benchmarks from the SPEC CPU2017 suite are used for performance analysis. The results demonstrate that the proposed policy significantly reduces both shift cost and overall access latency while maintaining competitive miss rates, thus proving its suitability for RTM-based cache systems.

Este Trabajo de Fin de Grado presenta un estudio detallado sobre la memoria Racetrack (RTM), una tecnología emergente no volátil, y su integración en la jerarquía de memoria de nivel L2 en arquitecturas de procesadores. El objetivo principal es analizar el impacto de distintas políticas de reemplazo —como LRU, FIFO, BRRIP y una versión modificada de BRRIP— sobre el número de desplazamientos (“shifts”) requeridos en RTM. Se modificó el simulador gem5 para emular los comportamientos específicos de RTM, incluyendo la posición del puerto de acceso y la latencia asociada a cada operación. Las simulaciones se realizaron con benchmarks de SPEC CPU2017. Los resultados muestran que la política propuesta reduce significativamente la latencia total y el número de shifts, mejorando así el rendimiento y la eficiencia energética del sistema.