Inserción de Bitflips en Mapas de configuración de FPGAs

Abstract

Hoy en día se pretende enviar satélites al espacio capaces de realizar múltiples tareas con objetivos muy diferentes. Sin embargo, con el fin de minimizar gastos, estos dispositivos deben ocupar el mínimo espacio posible, con lo que la variedad de aplicaciones y el tamaño de los dispositivos parecen objetivos contrapuestos. Las posibilidades que ofrece el hardware reconfigurable parece una solución a dichos problemas. En este trabajo se ha contribuido al desarrollo de una plataforma de inyección de errores que simula los SEUs, con el fin de medir la robustez de los circuitos. La idea es poder usarla para comparar distintas soluciones de protección de los circuitos implementados sobre hardware reconfigurable. Las posibilidades de reconfiguración parcial y dinámica de las FPGAs hacen de esta tecnología una solución barata y fácil. Sin embargo, al depender su funcionalidad de la memoria de configuración, los circuitos implementados son vulnerables a los llamados Single Event Upsets (SEU), inducidos por radiación, que pueden alterar su comportamiento. En particular, se han implementado tres herramientas, Virtex II Configuration Viewer, para poder leer un bitstream de configuración y presentar sus comandos de configuración de una forma clara; Virtex II Configuration Compararer, para comparar entre dos bitstream y detectar cuales son sus diferencias; Virtex II Partial Reconfiguration, que sirve para crear bitstreams de configuración parcial en los que dado un bitstream original se modifica un solo bit, con el fin de simular el efecto de un SEU. Esta última se ha integrado en la plataforma de inyección de errores que va alterando 1 a 1 todos los bits de configuración y comprobando si cambia la ejecución de un determinado conjunto de entradas. [Abstract] Nowadays, it is pretended that the satellites put into orbit are able to perform multiple tasks with very different objectives. However, in order to minimize the costs, this devices have to take up the lesser space as possible, thus the variety of applications and its size seems to be opposed. The possibilities that reconfigurable hardware offers seems to be a solution to those problems. In this task, we have contributed to the development of an error injection platform which simulates SEUs in order to measure how robust the circuits are. The idea is to be able to use it for compare distinct solutions of protection of circuits developed in reconfigurable hardware. The possibilities of partial and dynamic reconfiguration of the FPGAs make this technology a cheap and easy solution. However, because of its dependence on its configuration memory functionality, the implemented circuits are vulnerable to the Single Event Upsets (SEU), induced by radiation that may alter its performance. In Particular, three tools have been implemented: Virtex II Configuration Viewer, in order to been able to read a bitstream configuration and present its configuration commands in a easy way; Virtex II Configuration Comparer, in order to compare two bitstream and detect which are their differences; Virtex II Partial Reconfiguration, which creates bitstreams of partial configuration which modifies just one bit from a given original bitstream in order to simulate the effect of a SEU. This last one has been integrated within a platform of error injections that alters 1 by 1 every single bit of configuration and checking if the execution of a specific group of entries changes.