Aceleración de técnicas de ajuste de bloques mediante el procesador Nios II

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dc.contributor.advisorBotella Juan, Guillermo
dc.contributor.authorGonzález Rodríguez, Diego
dc.date.accessioned2023-06-18T07:35:36Z
dc.date.available2023-06-18T07:35:36Z
dc.date.defense2014-09-16
dc.date.issued2015-02-06
dc.descriptionTesis inédita de la Universidad Complutense de Madrid, Facultad de Informática, Departamento de Arquitectura de Computadores y Automática, leída el 16-09-2014
dc.description.departmentDepto. de Arquitectura de Computadores y Automática
dc.description.facultyFac. de Informática
dc.description.refereedTRUE
dc.description.statusunpub
dc.eprint.idhttps://eprints.ucm.es/id/eprint/28240
dc.identifier.urihttps://hdl.handle.net/20.500.14352/25624
dc.language.isospa
dc.page.total401
dc.publication.placeMadrid
dc.publisherUniversidad Complutense de Madrid
dc.rights.accessRightsopen access
dc.subject.cdu004.31(043.2)
dc.subject.cdu004.312(043.2)
dc.subject.keywordMicroprocesadores
dc.subject.keywordfpga (hardware)
dc.subject.keywordMicroprocessors
dc.subject.keywordField Programmable Gate Arrays
dc.subject.ucmHardware
dc.titleAceleración de técnicas de ajuste de bloques mediante el procesador Nios II
dc.title.alternativeNios II microprocessor-based acceleration of block-matching techniques
dc.typedoctoral thesis
dspace.entity.typePublication
relation.isAdvisorOfPublicationf94b32c6-dff7-4d98-9c7a-00aad48c2b6a
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