Mejora de la tolerancia a fallos de un procesador RISC-V mediante reconfiguración dinámica en FPGAs

Abstract

El propósito de este Trabajo de Fin de Grado es estudiar la posible mejora de la tolerancia a fallos de un procesador RISC-V mediante reconfiguración parcial dinámica.

Para ello, se desarrolla un modelo de simulación en Python que permite evaluar el comportamiento del sistema ante fallos en el hardware, comparando su fiabilidad en escenarios con y sin la capacidad de reubicar dinámicamente los módulos afectados.

El proyecto se basa en trabajos previos de los compañeros Davó Laviña (2022) y Carpio Cuenca (2024), quienes integraron una red NoC (Network-on-Chip) en el procesador RISC-V para interconectar distintos módulos funcionales.

En este contexto, se analiza el flujo de diseño de un proyecto con Dynamic Function eXchange (DFX), identificando los cambios necesarios en el diseño RTL para adaptar el procesador a esta técnica sin comprometer la conectividad a través de la NoC.

Las FPGAs son los dispositivos ideales para implementar este tipo de diseño, ya que la reconfiguración dinámica es una de sus características más representativas.

Esta capacidad permite añadir, sustituir o eliminar módulos lógicos en tiempo de ejecución sin reiniciar el sistema.

Finalmente, se presentan los resultados obtenidos mediante simulación, se analizan posibles mejoras combinando DFX con otras técnicas de redundancia, y se reflexiona sobre la viabilidad de convertir el diseño en uno completamente adaptado a DFX, así como sobre la idoneidad del uso de la NoC como infraestructura de comunicación en este tipo de arquitecturas reconfigurables.

This Bachelor’s Final Project aims to explore the potential improvement of fault tolerance in a RISC-V processor through partial dynamic partial reconfiguration.

To this end, a Python-based simulation model has been developed to evaluate the system’s behavior in the presence of hardware faults, comparing its reliability in scenarios with and without the ability to relocate faulty modules dynamically.

The project builds upon previous work by Davó Laviña (2022) and Carpio Cuenca (2024), who integrated a Network-on-Chip (NoC) into the RISC-V processor to interconnect various functional modules.

In this context, the design flow of a project using Dynamic Function eXchange (DFX) is analyzed, identifying the required modifications in the RTL design to adapt the processor to support this technique without compromising connectivity through the NoC.

FPGAs are the perfect devices to implement this type of architecture, as dynamic reconfiguration is one of their most distinctive features. This capability enables logic modules to be added, replaced, or removed at runtime without restarting the system.

Finally, the simulation results are presented, potential improvements are discussed, such as combining DFX with other redundancy techniques, and the feasibility of fully adapting the design to DFX is evaluated, as well as the suitability of using the NoC as a communication infrastructure in such reconfigurable architectures.